项目介绍

    本商品为基于FPGA的数字时钟成品案例，包含全套实物和Verilog工程源码资料，硬件实物上电即可出效果。适用于毕业设计、课程设计、科研训练、电子竞赛、项目履历包装等。

• 硬件平台:小马哥SA301开发板

• 软件平台：Quartusii18.1（下载、安装和破解教程）
• 语言        ：verilog hdl

功能定义

1.显示时间范围 00:00:00~23:59:59
2.具有清零功能
3.具有调节时间功能
4.具有设置闹钟功能，闹钟响10s后停止
5.具有加快走时速度功能，方便验证时钟功能

使用说明

1.按键K1(RESET)：长按清零、短按切换速度
2.按键K2(KEY1) ：长按进入设置模式、短按选择设置对象是时间还是闹钟，先设置时间后设置闹钟
3.按键K3(KEY2) ：按下增加被选中位的数
4.按键K4(KEY3) ：按下左移被选中的位

功能效果演示

   

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